Донецький національний технічний університет
Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
https://ea.donntu.edu.ua/jspui/handle/123456789/16262Повний запис метаданих
| Поле DC | Значення | Мова |
|---|---|---|
| dc.contributor.author | Ладыженский, Ю.В. | - |
| dc.contributor.author | Чнкунов, П.А. | - |
| dc.contributor.author | Ladyzhensky, Y.V. | - |
| dc.contributor.author | Chikunov, Р.А. | - |
| dc.date.accessioned | 2012-11-21T15:07:14Z | - |
| dc.date.available | 2012-11-21T15:07:14Z | - |
| dc.date.issued | 2002 | - |
| dc.identifier.citation | Наукові праці Донецького національного технічного університету. Серія: “Обчислювальна техніка та автоматизація”. Випуск 38 — Донецьк: ДонНТУ, 2002 | en_US |
| dc.identifier.uri | http://ea.donntu.edu.ua/handle/123456789/16262 | - |
| dc.description | Parallel graph partition problems are considered for logic simulations. The Formulations of problems are given. Descriptions of some parallel graph partitioning algorithms arc Considt A hierarchical scheme to combine results of algorithms is considered. A software system for parallel graph partitions is described. | en_US |
| dc.publisher | ДонНТУ | en_US |
| dc.subject | logic simulations | en_US |
| dc.subject | software system | en_US |
| dc.subject | parallel graph | en_US |
| dc.subject | логическое моделирование | en_US |
| dc.subject | цифровые устройства | en_US |
| dc.subject | параллельные алгоритмы | en_US |
| dc.title | ПАРАЛЛЕЛЬНОЕ РАЗБИЕНИЕ ГРАФОВ ДЛЯ ЛОГИЧЕСКОГО МОДЕЛИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ | en_US |
| dc.title.alternative | Parallel graph partitioning for logic simulation of digital devices. | en_US |
| dc.type | Article | en_US |
| Розташовується у зібраннях: | Випуск 38 | |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| 198-204.pdf | 5,02 MB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.