Алгоритмический метод верификации verilog-моделей микросхем асинхронной памяти

Abstract

Предлагается алгоритмический способ проектирования тестов для верификации Verilog-моделей микросхем памяти, что обеспечивает сокращение трудоемкости формирования тестовых воздействий и эталонных реакций. Определен подход для автоматического фиксирования и сравнения данных. Алгоритм и структуру испытательного стенда можно использовать при проектировании тестеров, обеспечивающих тестовое диагностирование модулей памяти, собранных из микросхем, верификация моделей которых выполнена успешно.