Донецький національний технічний університет
Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
https://ea.donntu.edu.ua/jspui/handle/123456789/18730Повний запис метаданих
| Поле DC | Значення | Мова |
|---|---|---|
| dc.contributor.author | Barkalov, A.A. | - |
| dc.contributor.author | Malcheva, R.V. | - |
| dc.contributor.author | Barkalov, A.A. | - |
| dc.date.accessioned | 2013-04-16T14:00:59Z | - |
| dc.date.available | 2013-04-16T14:00:59Z | - |
| dc.date.issued | 2013-04-16 | - |
| dc.identifier.uri | http://ea.donntu.edu.ua/handle/123456789/18730 | - |
| dc.description.abstract | A method is proposed for reducing the hardware amount in logic circuit of Mealy FSM. The methods targets the technology of FPGA. The method is based on using the model of PR-automaton and implementing the system of microoperations with embedded memory blocks. This approach allows reducing the number of LUTs in the FSM’s circuit. The conditions are shown for using the proposed method. | en_US |
| dc.language.iso | en | en_US |
| dc.publisher | Донецкий национальный технический университет | en_US |
| dc.relation.ispartofseries | Практика и перспективы развития партнерства в сфере высшей школы;2 | - |
| dc.subject | finite-state-machine | en_US |
| dc.subject | PR-automaton | en_US |
| dc.subject | FPGA | en_US |
| dc.subject | LUT | en_US |
| dc.subject | EMB | en_US |
| dc.subject | synthesis | en_US |
| dc.title | Reduction in the number of LUTs in logic circuit of Mealy FSM | en_US |
| dc.type | Article | en_US |
| Розташовується у зібраннях: | Наукові публікації кафедри комп'ютерної інженерії | |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| 2013-04-16. Донецк-Таганрог. Barkalov_Malcheva_Barkalov.pdf | 443,53 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.