Верификация эквивалентности цифровых схем с использованием стратегии симуляции отжига

Abstract

В статье предложен новый алгоритм верификации эквивалентности цифровых последова-тельностных схем. Он основан на эволюционной стратегии симуляции отжига, которая исполь-зует итеративное улучшение свойств одной входной последовательности. Для оценки качества строящихся решений используется исправное моделирование цифровых схем. Эффективность предлагаемого алгоритма показана путём апробации на схемах из каталога ISCAS-89. In this paper new algorithm for the verification of the equivalence of the sequential digital circuits is proposed. It is based on the new evolutionary strategy of the simulating annealing. This approach uses an iterative improvement of the properties of the one input sequence. Fault-free simulation of the digital circuits is used for the estimating the quality of the potential solutions. The effectiveness of the proposed algorithm is shown by its approbation on the ISCAS-89 benchmarks.