Донецький національний технічний університет
Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал:
https://ea.donntu.edu.ua/jspui/handle/123456789/8114Повний запис метаданих
| Поле DC | Значення | Мова |
|---|---|---|
| dc.contributor.author | Цололо, С.А. | - |
| dc.date.accessioned | 2012-03-13T12:25:33Z | - |
| dc.date.available | 2012-03-13T12:25:33Z | - |
| dc.date.issued | 2008-07-04 | - |
| dc.identifier.citation | Цололо С.А. Уменьшение аппаратурных затрат схемы МПА Мура при реализации в базисе CPLD// Наукові праці Донецького національного технічного університету, серія «Інформатика, кібернетика та обчислювальна техніка»,вып. 9 (132), Донецк, ДонНТУ, 2008. – С.211-214. | en_US |
| dc.identifier.issn | 1996-1588 | - |
| dc.identifier.uri | http://ea.donntu.edu.ua/handle/123456789/8114 | - |
| dc.description.abstract | Method of Moore’s circuit optimization is proposed. Method based on features of CPLD architecture and Moore’s FSM model. An example of application of proposed method is given | en_US |
| dc.publisher | Донецкий национальный технический университет | en_US |
| dc.subject | CPLD | en_US |
| dc.subject | аппаратурные затраты | en_US |
| dc.subject | программируемые логические устройства | en_US |
| dc.title | Уменьшение аппаратурных затрат схемы МПА Мура при реализации в базисе CPLD | en_US |
| dc.title.alternative | Optimization circuit of Moore FSM realization on CPLD | en_US |
| dc.type | Article | en_US |
| Розташовується у зібраннях: | Випуск 9 (132) | |
Файли цього матеріалу:
| Файл | Опис | Розмір | Формат | |
|---|---|---|---|---|
| 08tsarbc.pdf | 124,64 kB | Adobe PDF | Переглянути/Відкрити |
Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.