Будь ласка, використовуйте цей ідентифікатор, щоб цитувати або посилатися на цей матеріал: https://ea.donntu.edu.ua/jspui/handle/123456789/6315
Повний запис метаданих
Поле DCЗначенняМова
dc.contributor.authorСкобцов, Ю.А.-
dc.contributor.authorЭль-Хатиб, А.И.-
dc.contributor.authorИванов, Д.Е.-
dc.contributor.authorSkobcov, U.A.-
dc.contributor.authorEl-Chatib, A.I.-
dc.contributor.authorIvanov, D.E.-
dc.date.accessioned2012-03-02T09:23:32Z-
dc.date.available2012-03-02T09:23:32Z-
dc.date.issued2006-
dc.identifier.citationНаукові праці Донецького національного технічного університету. Серія: “Обчислювальна техніка та автоматизація”. Випуск 107 / Редкол.: Башков Є.О. (голова) та ін. — Донецьк: ДонНТУ, 2006. — 208 с.en_US
dc.identifier.urihttp://ea.donntu.edu.ua/handle/123456789/6315-
dc.descriptionFault simulation is on of the most highly compute-intensive task in the technical diagnostics. One of the ways to speed-up this process is a parallelization on the calculation cluster. In this paper a distributed algorithm for fault simulation of digital circuits is presented. It is based on the well-known «master-slave» approach in which one processor is nominating as a master and rules all calculation on the all slave’s processors. To reach the maximal utilization of the processors in the cluster it is used schema with static fault list partitioning.en_US
dc.publisherДонНТУen_US
dc.subjectЦифровая схемаen_US
dc.subjectсерверen_US
dc.subjectпараллельное моделированиеen_US
dc.subjectраспределённое моделированиеen_US
dc.subjectпроцессор-клиентen_US
dc.subjectгенетический алгоритмen_US
dc.titleРАСПРЕДЕЛЁННОЕ ПАРАЛЛЕЛЬНОЕ МОДЕЛИРОВАНИЕ ЦИФРОВЫХ СХЕМ С НЕИСПРАВНОСТЯМИen_US
dc.title.alternativeDistributed parallel modeling of digital circuits with faultsen_US
dc.typeArticleen_US
Розташовується у зібраннях:Випуск 107

Файли цього матеріалу:
Файл Опис РозмірФормат 
2_11_Skobtsov_Ivanov.pdf401,85 kBAdobe PDFПереглянути/Відкрити


Усі матеріали в архіві електронних ресурсів захищені авторським правом, всі права збережені.