Алгоритм симуляции отжига построения тестов цифровых устройств

Abstract

В статье предлагается новый двухуровневый алгоритм решения классической задачи генерации тестов для синхронных последовательностных схем. Он основан на оптимизационной стратегии симуляции отжига. Построение решения для некоторой выбранной неисправности ведётся путём улучшения свойств одного первоначального решения. Данные для построения оценки потенциального решения получаются на основе моделирования с неисправностями исследуемой схемы. Такой подход позволяет эффективно строить тесты для схем средней и большой размерности, что подтверждают результаты апробации на схемах из международного каталога ISCAS-89. В даній статі пропонується новий дворівневий алгоритм рішення класичної задачі генерації тестів для синхронних послідовністних схем. Він заснований на новій оптимізуючій стратегії симуляції віджигу. Побудова тесту для деякого обраного пошкодження відбувається шляхом покращення властивостей одного попереднього рішення. Дані для оцінювання тестових властивостей цього рішення отримуються на основі моделювання з пошкодженнями схеми, що досліджується. Такий підхід дозволяє ефективно будувати тести для схем середньої та великої розмірності, що підтверджується результатами апробації на схемах з міжнародного каталогу ISCAS-89. In this paper a new two-level algorithm for solving the classical problem of test generation for the sequential circuits is proposed. This algorithm is based on the new optimizing strategy named simulating annealing. Test construction for some choused fault is performed by quality enhancement for one preliminary constructed solution. The data for evaluating the quality of the potential solution is brought from the fault simulation of the circuit under consideration. Such approach allows building the tests for the circuits of medium and high size. Also we give the results of the computer experiments on the ISCAS-89 benchmark circuits that show the effectiveness of the proposed approach.