Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс: http://ea.donntu.edu.ua:8080/jspui/handle/123456789/8114
Название: Уменьшение аппаратурных затрат схемы МПА Мура при реализации в базисе CPLD
Другие названия: Optimization circuit of Moore FSM realization on CPLD
Авторы: Цололо, С.А.
Ключевые слова: CPLD
аппаратурные затраты
программируемые логические устройства
Дата публикации: 4-июл-2008
Издательство: Донецкий национальный технический университет
Библиографическое описание: Цололо С.А. Уменьшение аппаратурных затрат схемы МПА Мура при реализации в базисе CPLD// Наукові праці Донецького національного технічного університету, серія «Інформатика, кібернетика та обчислювальна техніка»,вып. 9 (132), Донецк, ДонНТУ, 2008. – С.211-214.
Краткий осмотр (реферат): Method of Moore’s circuit optimization is proposed. Method based on features of CPLD architecture and Moore’s FSM model. An example of application of proposed method is given
URI (Унифицированный идентификатор ресурса): http://ea.donntu.edu.ua/handle/123456789/8114
ISSN: 1996-1588
Располагается в коллекциях:Випуск 9 (132)

Файлы этого ресурса:
Файл Описание РазмерФормат 
08tsarbc.pdf124,64 kBAdobe PDFПросмотреть/Открыть


Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.