Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс: http://ea.donntu.edu.ua:8080/jspui/handle/123456789/2860
Название: Уменьшение аппаратурных затрат в схеме МПА Мура при реализации на CPLD
Авторы: Баркалов, А.А.
Цололо, С.А.
Ключевые слова: PAL
CPLD
макроячейка
МПА
Мура
уменьшение
аппаратурные
затраты
Дата публикации: 2008
Серия/номер: Научные труды ДонНТУ. Серия "Вычислительная техника и автоматизация". Выпуск 15 (130), 2008;
Краткий осмотр (реферат): Method of Moore’s circuit optimization is proposed. The method is based on use of free outputs EMB blocks for representation the codes of classes of pseudoequivalent states. The proposed approach allows to reduce number of PAL macrocells in Moore FSM without decrease of digital system performance. The carried out researches have shown that the method reduces hardware expenses up to 28%.
URI (Унифицированный идентификатор ресурса): http://ea.donntu.edu.ua/handle/123456789/2860
Располагается в коллекциях:Наукові публікації кафедри комп'ютерної інженерії

Файлы этого ресурса:
Файл Описание РазмерФормат 
2008, 12 (Donetsk, VTA).pdf8,97 MBAdobe PDFПросмотреть/Открыть


Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.