Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс: http://ea.donntu.edu.ua:8080/jspui/handle/123456789/15578
Название: Алгоритмический метод верификации verilog-моделей микросхем асинхронной памяти
Авторы: Моамар, Д.Н.
Рябцев, В.Г.
Уткина, Т.Ю.
Дата публикации: 19-сен-2012
Издательство: Донецкий национальный технический университет
Серия/номер: Информатика и компьютерные технологии;VIII
Краткий осмотр (реферат): Предлагается алгоритмический способ проектирования тестов для верификации Verilog-моделей микросхем памяти, что обеспечивает сокращение трудоемкости формирования тестовых воздействий и эталонных реакций. Определен подход для автоматического фиксирования и сравнения данных. Алгоритм и структуру испытательного стенда можно использовать при проектировании тестеров, обеспечивающих тестовое диагностирование модулей памяти, собранных из микросхем, верификация моделей которых выполнена успешно.
URI (Унифицированный идентификатор ресурса): http://ea.donntu.edu.ua/handle/123456789/15578
Располагается в коллекциях:Наукові публікації кафедри комп'ютерної інженерії

Файлы этого ресурса:
Файл Описание РазмерФормат 
1_Моамар.pdf452,61 kBAdobe PDFПросмотреть/Открыть


Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.