Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс: http://ea.donntu.edu.ua:8080/jspui/handle/123456789/1423
Название: Параллельный алгоритм моделирования цифровых устройств с неисправностями для многоядерных систем с общей памятью
Авторы: Иванов, Дмитрий Евгениевич
Ключевые слова: цифровая схема
моделирование с неисправностями
параллельные вычисления
Дата публикации: 2011
Издательство: Электронное моделирование
Библиографическое описание: Параллельный алгоритм моделирования цифровых устройств с неисправностями для многоядерных систем с общей памятью / Электронное моделирование.- 2011.- Т.33, №2.- С.93-106.
Краткий осмотр (реферат): цифровая схема, моделирование с неисправностями, В статье предлагается принципиально новый параллельный алгоритм моделирования цифровых схем с неисправностями, который основан на одновременном многопоточном моделировании групп неисправностей для каждого входного набора. При этом в каждом потоке параллельно по разрядам машинного слова моделируется группа неисправностей. Для ускорения работы дополнительно используется динамическое разбиение списка неисправностей на такие группы. Приводятся результаты машинных экспериментов со схемами ISCAS-89, которые проведены на 12-ядерной рабочей станции. В статті запропоновано принципово новий паралельний алгоритм моделювання цифрових схем із пошкодженнями, який базується на одночасному багатопоточному моделюванні груп пошкоджень для кожного вхідного набору. При цьому в кожному потоці паралельно за розрядами машинного слова моделюється група пошкоджень. Для прискорення процесу додатково використовується динамічне розбиття списку пошкоджень на такі групи. Наводяться результати машинних експериментів зі схемами ISCAS-89, які було проведено на 12-ядерній робочій станції. A new algorithm for parallel many-threaded fault simulation of digital circuits is proposed. It is based on the concurrent many-threaded simulation of the groups of faults for each input vector. Each group of faults is simulated in bit-parallel way. To speed-up the algorithm it is used dynamic fault partitioning for forming that groups. The results of computational experiments on ISCAS-89 benchmarks circuits are reported, which are obtained on the 12-core workstation.
URI (Унифицированный идентификатор ресурса): http://ea.donntu.edu.ua/handle/123456789/1423
Располагается в коллекциях:Наукові статті кафедри автоматизованих систем управління

Файлы этого ресурса:
Файл Описание РазмерФормат 
parallel_fault_simulation_algorithm_of_digital_circuits_for_multicore_worksatations.pdf203,86 kBAdobe PDFПросмотреть/Открыть


Все ресурсы в архиве электронных ресурсов защищены авторским правом, все права сохранены.