Уменьшение аппаратурных затрат в схеме МПА Мура при реализации на CPLD

Please use this identifier to cite or link to this item: http://ea.donntu.edu.ua:8080/jspui/handle/123456789/2860

Full metadata record

DC Field	Value	Language
dc.contributor.author	Баркалов, А.А.	-
dc.contributor.author	Цололо, С.А.	-
dc.date.accessioned	2011-12-05T14:29:39Z	-
dc.date.available	2011-12-05T14:29:39Z	-
dc.date.issued	2008	-
dc.identifier.uri	http://ea.donntu.edu.ua/handle/123456789/2860	-
dc.description.abstract	Method of Moore’s circuit optimization is proposed. The method is based on use of free outputs EMB blocks for representation the codes of classes of pseudoequivalent states. The proposed approach allows to reduce number of PAL macrocells in Moore FSM without decrease of digital system performance. The carried out researches have shown that the method reduces hardware expenses up to 28%.	en_US
dc.relation.ispartofseries	Научные труды ДонНТУ. Серия "Вычислительная техника и автоматизация". Выпуск 15 (130), 2008;	-
dc.subject	PAL	en_US
dc.subject	CPLD	en_US
dc.subject	макроячейка	en_US
dc.subject	МПА	en_US
dc.subject	Мура	en_US
dc.subject	уменьшение	en_US
dc.subject	аппаратурные	en_US
dc.subject	затраты	en_US
dc.title	Уменьшение аппаратурных затрат в схеме МПА Мура при реализации на CPLD	en_US
Appears in Collections:	Наукові публікації кафедри комп'ютерної інженерії

Files in This Item:

File	Description	Size	Format
2008, 12 (Donetsk, VTA).pdf		8,97 MB	Adobe PDF	View/Open

Donetsk National Technical University